sorodni izrazi in sinonimi v sodobni slovenščini, hrvaščini in srbščini
Podobnost besed in fraz med rezultati je odvisna od tega, kolikokrat se beseda
ali fraza pojavi v podobnem stavčnem kontekstu kot "std logic".
Podobni izrazi in sinonimi za
Kliknite za poizvedbo
Primeri iz korpusa
Korpus Common Crawl
Common Crawl je korpus spletnih strani
Osnovna podatkovna tipa , ki predstavljata signale ( povezave ) v vezju sta bit in std _ logic .
Knjižnica vsebuje definicijo podatkovnega tipa std _ logic in vseh logičnih operacij ( z vsemi moľnimi vrednostmi ) .
Zgradba vsebuje en notranji signal , tipa " std_logic " z imenom " int_signal " .
Vsi signali razen števcev , so tipa " std_logic " .
Pri delu z datotekami moramo v program vključiti knjižnici std . textio . all in ieee . std_logic_textio . all .
Ker v programu uporabljamo aritmetične operacije nad vektorji moramo v opis vključiti knjižnico ieee . std_logic_unsigned .
Za operacije z nepredznačenimi števili uporabimo knjižnico std _ logic _ unsigned , za predznačena števila pa std _ logic _ signed .
Signale , ki predstavljajo enostavne povezave , deklariramo s podatkovnim tipom bit ali std _ logic .
S std _ logic _ vector pa mu točno definiraš debelino žice .
Paket vsebuje definicijo podatkovnega tipa std _ logic in vseh logičnih operacij ( z vsemi možnimi vrednostmi ) .
A spremenljivke v verilogu so pa tudi samo std _ logic in std _ logic _ vector .
Najprej definiramo signal z imenom " int_serialStream " , ki naj bo tipa " std_logic_vector " in velikosti 80 bitov .
Števca sta tipa " std_logic_vector " in dolžine 4 bitov .
Če veš , da bo šlo samo do 3 , uporabiš dvobiten std _ logic _ vector ( 1 downto 0 ) .
Tako npr. 4-bitni vektor deklariramo podatek : std_logic_vector ( 3 downto 0 ) .
Vezje naj ima dva 8 - bitna vhodna vektorja : a in b tipa std _ logic _ vector in dva 32 - bitna izhoda : prod1 in prod2 .
Za njegovo uporabo pa moramo v opis vezja vključiti dodatno knjižnico ieee . std_logic_1164 .
Prištevanje enice je aritmetična operacija nad vektorji , zato ne smemo pozabiti vključiti knjižnico IEEE.std _ logic _ unsigned na začetek opisa vezja .
Več signalov združujemo v vodila , za katere uporabljamo v jeziku VHDL vektorske podatkovne tipe : bit _ vector in std _ logic _ vector .
Ta podatkovni tip ni vnaprej definiran , zato moramo pri njegovi uporabi v opis vezja vključiti knjižnico IEEE.std _ logic _ 1164 .